AMDK11

Trudno się temu dziwić. Biorąc pod uwagę obecną kryzysową sytuację na rynku pamięci RAM – gdzie pierwsze moduły DDR6 będą w rzeczywistości wolniejsze od najszybszych kości DDR5 – nie ma silnej presji na zmianę podstawki. Do tego dochodzi fakt, że różnica w wydajności kart graficznych między standardami PCIe 4.0 a 5.0 wynosi zaledwie kilka procent, więc motywacja do modernizacji pozostaje niewielka. PCIe 6.0 mogłoby wprawdzie przyspieszyć działanie dysków NVMe, ale kryzysowa sytuacja w tym segmencie również stoi w miejscu, zatem nie ma tu żadnej pilnej potrzeby zmian. To nie te czasy gdy wprowadzano nowe standardy nawet jeśli w pierwszym żucie nie było widać korzyści. Do tego dochodzi nowe gniazdo Intela LGA1954(pierwsza gen NovaLake) gdzie także na 4 generacje(2 pełne generacje + 2 odświeżenia(~4 lata)) przewidziany jest wyłącznie standard DDR5. Także nic tylko się cieszyć i wyczekiwać Zen6 i Zen7

Nie chcę niczego wróżyć(negatywnie czy pozytywnie). Zobaczymy, jak to się potoczy. Liczyłem na jakieś szczegóły dotyczące rdzenia Zen6, ale niestety – nic z tego. EDIT:

Widać że teraz to Epyc bardziej decyduje o projekcie Zen niż Ryzen.

Obawiam się, że tak właśnie może być. W końcu OlympicRidge zaoferuje o 50% więcej rdzeni, więc po co bardziej rozbudowywać rdzeń? Osobiście wolałbym widzieć większy zysk z jednego rdzenia niż mieć ich więcej.

Bardziej miałem na myśli to że na tej podstawie nie da się ustalić wzrostu IPC.

Najgorsze w tym wszystkim jest to że nigdy nie ma pewności co do raportowanego taktowania samplowego procesora. Mam szczerą nadzieję na to że Zen6(OlympicRidge) da ~15% wzrost IPC + ~6.5GHz a będzie całkiem solidnie.

Mam na myśli główne rdzenie w kafelku obliczeniowym.

No tak a podzielenie przepustowości RAM, magistral, L3 itd na 3 gry da ogromnego kopa bez przycięć i spadków FPS Już to widzę że ktoś kupuje taki komputer do grania przez 2 lub 3 osoby naraz. To już lepiej kupić 2-3 starsze generacje na 2-3 osoby a komfort będzie lepszy. W życiu bym na coś takiego nie poszedł. Ale jak kto lubi.

Może w pięciu od razu i to w pasjansa Ta jasne z przycięciami i spadkiem FPS Gratuluję komfortu z takiego bieda grania

Pierwszy i tak będzie 24 rdzeniowy NovaLake 8+16

Liczyłem że skoro OlympicRidge będzie pod koniec 2026 lub początku 2027 to chociaż NovaLake będzie wrzesień-październik a wcześniej prezentacja. No nic trzeba uzbroić się w cierpliwość.

Nie, architektura Zen5 wykorzystuje dwa bloki dekodujące x86 o szerokości 4 instrukcji (2x4-wide), podczas gdy LionCove dysponuje pojedynczym blokiem o szerokości 8 instrukcji. Nawet przy założeniu, że w zadaniach jednowątkowych (ST) Zen5 korzysta głównie z jednego z dwóch klastrów – działając efektywnie jako układ 4-Wide – Lion Cove utrzymuje tylko około 5-procentową przewagę w teście CB26 przy tym samym taktowaniu; z drugiej strony, przy porównaniu przepustowości instrukcji 8-wide vs 2x4-Wide, Zen5 zyskuje 29% dzięki technologii SMT. Zen5 sumarycznie ma tyle samo potoków dekodowania co LionCove. Co więcej, głównym źródłem instrukcji w Zen5 nie są dekodery, lecz pamięć podręczna operacji (Op Cache, o szerokości 12 instrukcji podobnie jak LionCove), podczas gdy moduł przemianowania rejestrów (renamer) – podobnie jak w Lion Cove – ma szerokość 8 instrukcji. Liczba jednostek wykonawczych w Zen5 i Lion Cove jest zbliżona. Twierdzenie, że SMT nie ma nic wspólnego z IPC, jest równie pozbawione sensu, co utrzymywanie, że m.in predyktor, podsystem pamięci(L1, L2, L3 i 3D V-Cache) czy ROB(głębokość, nie szerokość) – rozwiązania umożliwiające lepsze maskowanie opóźnień, a tym samym efektywniejsze wykorzystanie zasobów rdzenia – nie zwiększają IPC. Sugerujesz że rdzeń z SMT już nie przetwarza instrukcji tylko coś całkiem innego? EDIT: O ile mi wiadomo, nie jest tak, że podczas pracy jednowątkowej (ST) w architekturze Zen 5 aktywny jest wyłącznie jeden klaster dekoderów. Zen5 wyłącza drugi klaster na dłuższy czas, gdy nie jest on wykorzystywany. Wykorzystanie pełnej szerokości w ST nie jest tak powszechne, jak można by sądzić i w AMD dobrze o tym wiedzą Edit: W realnych zastosowaniach IPC średnio dobija do 1,5-2.5 co daje Zen jeszcze spory zapas ponieważ przez większość czasu głównym źródłem instrukcji jest op cache o szerokości 12-Wide. Zobaczymy Trochę dziwne, ponieważ Zen6 też ma podobno więcej potoków FP. Zen5 ma 6(4xFP-VEC + 2xStoreDataFP).

Nigdzie nie napisałem że w każdym zastosowaniu Zen5 tyle zyskuje. SMT zwiększa szerokość rdzenia? Zen5 z SMT czy bez ma 4FP+2Store, 6ALU i 4AGU W którym miejscu zwiększa szerokość rdzenia? Lepsze wykorzystanie zasobów rdzenia ma wpływ na wyższy IPC ponieważ rdzeń przetwarza więcej instrukcji na takt.

W końcu na jednym rdzeniu działają dwa wątki SMT. Cinebench jest silnie równoległym obciążeniem, więc dlaczego nie uwzględnić w tym przypadku pełnych możliwości rdzenia – tylko dlatego, że Intel nie stosuje SMT? Śmiało, wmawiaj sobie dalej, że SMT nie ma absolutnie nic wspólnego z IPC rdzenia EDIT: Oświecę Cię: Rdzeń przetwarza określoną liczbę instrukcji w jednym cyklu zegara, a jeśli dzięki SMT można „wycisnąć” z tego samego rdzenia więcej instrukcji na cykl, oznacza to wyższe IPC