AMDK11

Platforma AM5 jest bardziej kusząca niż kiedykolwiek, nawet jeśli tymczasowo zainstalujesz na niej Zen4!

Zdjęcie struktury ArrowLake lepszej jakości: https://pbs.twimg.com/media/GqL1cYNXEAErJxN?format=jpg&name=large Wkońcu można zobaczyć szczegóły logiki rdzeni LionCove i Skymont. https://www.pcgameshardware.de/Core-Ultra-7-265K-CPU-280895/Specials/Test-Gaming-Benchmark-vs-9800X3D-1471332/

Już dawno pojawiały się opinie, że w Intelu jest zbyt wiele niepotrzebnych stanowisk, chaos i problem z kordynacją zespołów projektowych. Mam nadzieję, że Lip-Bu Tan oczyści Intela i przywróci do "normalności" jak Lisa Su AMD.

"Stawanie się firmą skoncentrowaną na inżynierii Musimy wrócić do korzeni i dać naszym inżynierom większe uprawnienia. Dlatego podniosłem nasze podstawowe funkcje inżynierskie do ET. A wiele zmian, które będziemy wprowadzać, ma na celu zwiększenie produktywności inżynierów poprzez usunięcie uciążliwych przepływów pracy i procesów, które spowalniają tempo innowacji. Aby dokonać niezbędnych inwestycji w nasze talenty inżynierskie i plany technologiczne, musimy znaleźć nowe sposoby na obniżenie naszych kosztów. Chociaż w zeszłym roku podjęliśmy znaczące działania, nasza obecna struktura kosztów nadal znacznie przewyższa konkurencyjne standardy. Mając to na uwadze, obniżyliśmy nasze cele dotyczące wydatków operacyjnych i nakładów kapitałowych na przyszłość, o czym opowiem podczas dzisiejszej popołudniowej rozmowy z inwestorami. Spłaszczanie organizacji Skupiając się na inżynierii, usuniemy również złożoność organizacyjną. Wiele zespołów ma osiem lub więcej warstw głębokości, co tworzy niepotrzebną biurokrację, która nas spowalnia. Poprosiłem ET, aby spojrzeli na swoje organizacje świeżym okiem, skupiając się na usuwaniu warstw, zwiększaniu zakresu kontroli i wzmacnianiu pozycji najlepszych wykonawców. Nasi konkurenci są szczupli, szybcy i zwinni — i tacy właśnie musimy się stać, aby poprawić nasze wykonanie. Byłem zaskoczony, gdy dowiedziałem się, że w ostatnich latach najważniejszym KPI dla wielu menedżerów w firmie Intel była wielkość ich zespołów. W przyszłości tak nie będzie. Wierzę w filozofię, że najlepsi liderzy osiągają najwięcej, angażując jak najmniej osób. Przyjmiemy ten sposób myślenia w całej firmie, co będzie obejmować umożliwienie naszym najlepszym talentom podejmowania decyzji i przejmowania większej odpowiedzialności za kluczowe priorytety. Nie da się obejść faktu, że te krytyczne zmiany zmniejszą liczebność naszej siły roboczej. Jak powiedziałem, gdy dołączyłem, musimy podjąć kilka bardzo trudnych decyzji, aby postawić naszą firmę na solidnych podstawach na przyszłość. Rozpocznie się to w Q2 i będziemy działać tak szybko, jak to możliwe w ciągu najbliższych kilku miesięcy. Będziemy bardzo świadomi tego, gdzie skupimy te wysiłki i jak wypadniemy w porównaniu z najlepszymi w branży. Wyciągnęliśmy kilka cennych wniosków z poprzednich działań. Musimy zrównoważyć nasze redukcje z potrzebą zatrzymania i rekrutacji kluczowych talentów. Upoważnię każdego z moich liderów do podejmowania najlepszych możliwych decyzji zgodnych z naszymi najważniejszymi priorytetami. Decyzje te nie będą podejmowane lekkomyślnie i będziemy Cię regularnie informować." Całość tutaj: https://www-intc-com.translate.goog/news-events/press-releases/detail/1738/lip-bu-tan-our-path-forward?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc

Istnieje pewne wyjaśnienie słabego L3 w ArrowLake. W wywiadzie dla Kitguru potwierdzono, że zespół P-Core pracował tylko nad rdzeniem LionCove oraz pamięciami podręcznymi L0, L1 i L2. Pamięć podręczna L3 została zaprojektowana przez inny zespół. "Podobno" PantherLake ma to naprawić a NovaLake udoskonalić. "Czekaj TM".

Niech najpierw naprawią pamięć podręczną L3, zanim zaczną dodawać jej więcej, na wzór X3D. Zen5 L3 48 cykli (8.44 ns) 1T: 173.6 GB/s nT: 1.6 TB/s LionCove L3 84 cykle (14.83 ns) 1T: 57 GB/s !!!!MA-SA-KRA!!!!! (Zen5 L3 dla 1T ma 3x większą przepustowość!) nT: 1.02 TB/s L3 w ArrowLake to już chyba bardziej skopać się nie dało. Gratulacje dla "sabotażysty"/"wybitnego(inaczej) inżyniera"(niepotrzebne skreślić).

Fizycznie był już w SunnyCove, GoldenCove i być może jest w LionCove, ale nieaktywny. W NovaLake ma być aktywny dla P i zaimplementowany w e Core. Spekuluje się, że e Core ArcticWolf ma wykonywać 512-bit, używając podwójnych jednostek 256-bitowych, jak w Zen4. CoyoteCove ma pełne jednostki 512-bitowe. Edit: "14900k nie jest szybszy, 285k jest lepszym wyborem, ponieważ działa chłodniej, jest wydajniejszy, a podkręcanie jest o wiele bardziej stabilne w dłuższej perspektywie. Po prostu nie warto go ulepszać w porównaniu do 14900k, jest bardziej dla osób, które chcą dokonać ulepszenia i używają procesora 11. generacji lub starszego." https://www-overclock-net.translate.goog/threads/overclocking-arrow-lake-285k-265k-245k-etc-results-bins-and-discussion.1811860/page-424?post_id=29445768&_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc#post-29445768 "Arrow Lake to ZDECYDOWANA poprawa (jeśli udajemy, że Zen 5 X3D nie istnieje ). Jest jeszcze nadzieja dla Intela!" "ARL to z pewnością ulepszenie, które jest hamowane przez powolny L3 i słabą tkaninę die to die" https://forums-anandtech-com.translate.goog/threads/intel-meteor-arrow-lunar-panther-lakes-discussion-threads.2606448/page-766?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc#posts

Coyote Cove i Arctic Wolf mają podobno mieć zaimplementowany APX(nowe 64bit z 32 zamiast 16 rejestrami) i AVX512. https://www-phoronix-com.translate.goog/news/Intel-AVX10-Drops-256-Bit?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc NovaLake do 52 rdzeni czyli 16P + 32e + 4e w IOD.

"Tak Polskę potraktowały USA. Trafiliśmy do gorszej kategorii krajów" https://www.money.pl/gospodarka/tak-polske-potraktowaly-usa-trafilismy-do-gorszej-kategorii-krajow-7114240392719072a.html

"Analiza podsystemu pamięci Lion Cove w Arrow Lake" https://chipsandcheese-com.translate.goog/p/analyzing-lion-coves-memory-subsystem?triedRedirect=true&_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc&_x_tr_hist=true

Na forum Anandtech był/jest ktoś o pseudonimie Exist50, który od bardzo dawna twierdzi, że tak naprawdę problemem Intela był i jest nie tyle proces produkcyjny, ile zespoły projektujące mikroarchitekturę procesora. Dostał tam bana na długi czas. Podobno wielu kluczowych inżynierów Intela przeszło na emeryturę, odeszło(m.in do RISCV) lub zostało zwolnionych. Podobno RoyalCore gdy został anulowany główni inżynierowie pracujący nad tym projektem odeszli i przeszli do Startup i RISCV.

Radzi sobie dobrze, ale nie ma punktu odniesienia, bo nie ma wariantu z lepszym L3. Można tylko gdybać, jak poradziłby sobie z lepszym L3. Programy, które mieszczą się w ogromnym L2, w pewnym stopniu maskują słaby L3, ponieważ dla LionCove rzadsze są sytuacje gdy brakuje L2(3MB) niż dla Zen5(L2 1MB) który częściej sięga do L3. Komunikacja między rdzeniowa nadal odbywa się na poziomie L3.

Każde wąkie gardło uwydatnia się w określonym przypadku, przez co praktycznie osiągalne IPC nie jest liniowe i jednakowe dla całego spektrum obciążeń. Gdy dla Zen5 L2 zostanie przepełnione i trzeba odwołać się do L3 to Zen5 ma przewagę +60%! w dostępie do L3. To ogromna różnica mimo faktu że LionCove ma 3x więcej L2.

Pisałem głównie o opóźnieniach i przepustowości pamięci podręcznej, która ma bezpośredni wpływ na osiągany w praktyce IPC. Oznacza to, że opóźnienie i przepustowość cache wpływa na to, czy podstawowa logika rdzenia może zostać nasycona danymi w każdym cyklu. Im więcej cykli przestoju/oczekiwania, tym mniej danych może przetworzyć rdzeń, co skutkuje niższym osiągalnym IPC. W zależności od typu/specyfiki kodu uwydatniać się będą różne wąskie gardła. ArrowLake ma L3 z żenująco wysokimi opóźnieniami i niską przepustowością gorszą nawet od Zen 2. Śmiem twierdzić, że gdyby ArrowLake miał L1(L0) i L3 na poziomie Zen5, wyniki w wielu przypadkach byłyby inne niż są.

Nieważne, jak na to spojrzeć, opóźnienie wpływa na rzeczywiste osiągi IPC. Mniejsze opóźnienia oznaczają mniej przestojów, a rdzeń może pobrać i przetworzyć więcej danych w tym samym czasie, co finalnie daje wyższy IPC. Kiedyś poruszyłem ten temat na forum Anandtech. Twierdzili, że pamięć podręczna i opóźnienia nie mają nic wspólnego z IPC. Po kilku stronach dyskusji zdali sobie sprawę, że tkwili w błędnym przekonaniu. Nawet na Chips and Cheese twierdzą, że Zen X3D daje generacyjny skok IPC (oczywiście nie w każdej aplikacji). To tak nawiasem jako ciekawostka Drugi schemat wkleiłem już kilka stron temu, ale zrobię to jeszcze raz: Opóźnienie i przepustowość cache L3 w ArrowLake są po prostu okropne. Nawet L1-D 48KB w Zen 5 ma znacznie większą przepustowość. Możnaby to tłumaczyć brakiem AVX512 i HT(SMT) w LionCove, ale czy nie ma to wpływu na wszystkie inne aplikacje/instrukcje? Niestety, wysoka przepustowość pomiędzy SoC Tile i Compute Tile jest hamowana przez wysokie opóźnienia i niską przepustowość L3: Można by pomyśleć że kafelki nie są problemem tylko projekt Compute Tile.

Nie spodziewam się wiele więcej od Intela. Podejrzewam, że NovaLake da IPC wyższe średnio 15-20% (tyle ile oczekiwałem dla Arrow(LionCove)). Jeśli nowe rdzenie P-Core w Nova nie dadzą +15-20% to będzie już tylko równia pochyła. Zen 6 pewnie da więcej.

Dokładnie

https://www.tomshardware.com/pc-components/cpus/intel-panther-lake-samples-with-flagship-18a-node-have-been-powered-on-at-eight-customers-co-ceos-dispel-rumors-regarding-poor-silicon-health#xenforo-comments-3865005 "Próbki procesorów Intel Panther Lake z flagowym węzłem 18A zostały włączone u ośmiu klientów — współprezesi rozwiewają plotki dotyczące złego stanu krzemu"

https://chipsandcheese-com.translate.goog/p/examining-intels-arrow-lake-at-the?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc&_x_tr_hist=true Niestety, LionCove w ArrowLake ma żenująco wysokie opóźnienie i żenująco niską przepustowość pamięci podręcznej, zwłaszcza L3, w porównaniu do Zen5. Chociaż sam rdzeń LionCove ma bardzo wysoki IPC, traci wiele z powodu zepsutego/nisko taktowanego podsystemu pamięci podręcznej i magistrali pierścieniowej: https://chipsandcheese.com/p/lion-cove-intels-p-core-roars Innymi słowy, Zen5 ma niższy wewnętrzny IPC, ale nadrabia to znacznie lepszym podsystemem pamięci podręcznej i magistralą pierścieniową. LionCove ma znacznie wyższy wewnętrzny IPC, ale hamulcem jest znacznie gorszy podsystem pamięci podręcznej i magistrala pierścieniowa. Wygląda na to, że naprawienie problemów z opóźnieniami i przepustowością pamięci podręcznej-magistrali pierścieniowej da sporego kopa LionCove. Zmieniam zdanie na temat samego LionCove. Sam projekt nie jest zły (ma duży potencjał i jest sporo potężniejszy od GoldenCove), ale w swojej końcowej formie/produkcie (ArrowLake) wygląda źle/kiepsko. Jest druga strona medalu, Zen5 ma najlepszy predyktor i pobieranie wstępne co też może mieć a raczej ma duży wpływ na przepustowość.

https://www-techpowerup-com.translate.goog/329613/intel-18a-yields-are-actually-okay-and-the-math-checks-out?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc "Wydajność Intel 18A jest w porządku, a matematyka się zgadza"

Jeśli to prawda to w Intelu jest naprawdę kiepsko.

Gdzieś w sekretnym pomieszczeniu swojego mieszkania pokątnie testuje

4.5 GHz Base Clock to coraz bliżej procesorów AMD/Intel. Ciekawe jakie turbo dla ST.

Witam wszystkich i tych z forum PCLab