AMDK11

Na forum Anandtech był/jest ktoś o pseudonimie Exist50, który od bardzo dawna twierdzi, że tak naprawdę problemem Intela był i jest nie tyle proces produkcyjny, ile zespoły projektujące mikroarchitekturę procesora. Dostał tam bana na długi czas. Podobno wielu kluczowych inżynierów Intela przeszło na emeryturę, odeszło(m.in do RISCV) lub zostało zwolnionych. Podobno RoyalCore gdy został anulowany główni inżynierowie pracujący nad tym projektem odeszli i przeszli do Startup i RISCV.

Radzi sobie dobrze, ale nie ma punktu odniesienia, bo nie ma wariantu z lepszym L3. Można tylko gdybać, jak poradziłby sobie z lepszym L3. Programy, które mieszczą się w ogromnym L2, w pewnym stopniu maskują słaby L3, ponieważ dla LionCove rzadsze są sytuacje gdy brakuje L2(3MB) niż dla Zen5(L2 1MB) który częściej sięga do L3. Komunikacja między rdzeniowa nadal odbywa się na poziomie L3.

Każde wąkie gardło uwydatnia się w określonym przypadku, przez co praktycznie osiągalne IPC nie jest liniowe i jednakowe dla całego spektrum obciążeń. Gdy dla Zen5 L2 zostanie przepełnione i trzeba odwołać się do L3 to Zen5 ma przewagę +60%! w dostępie do L3. To ogromna różnica mimo faktu że LionCove ma 3x więcej L2.

Pisałem głównie o opóźnieniach i przepustowości pamięci podręcznej, która ma bezpośredni wpływ na osiągany w praktyce IPC. Oznacza to, że opóźnienie i przepustowość cache wpływa na to, czy podstawowa logika rdzenia może zostać nasycona danymi w każdym cyklu. Im więcej cykli przestoju/oczekiwania, tym mniej danych może przetworzyć rdzeń, co skutkuje niższym osiągalnym IPC. W zależności od typu/specyfiki kodu uwydatniać się będą różne wąskie gardła. ArrowLake ma L3 z żenująco wysokimi opóźnieniami i niską przepustowością gorszą nawet od Zen 2. Śmiem twierdzić, że gdyby ArrowLake miał L1(L0) i L3 na poziomie Zen5, wyniki w wielu przypadkach byłyby inne niż są.

Nieważne, jak na to spojrzeć, opóźnienie wpływa na rzeczywiste osiągi IPC. Mniejsze opóźnienia oznaczają mniej przestojów, a rdzeń może pobrać i przetworzyć więcej danych w tym samym czasie, co finalnie daje wyższy IPC. Kiedyś poruszyłem ten temat na forum Anandtech. Twierdzili, że pamięć podręczna i opóźnienia nie mają nic wspólnego z IPC. Po kilku stronach dyskusji zdali sobie sprawę, że tkwili w błędnym przekonaniu. Nawet na Chips and Cheese twierdzą, że Zen X3D daje generacyjny skok IPC (oczywiście nie w każdej aplikacji). To tak nawiasem jako ciekawostka Drugi schemat wkleiłem już kilka stron temu, ale zrobię to jeszcze raz: Opóźnienie i przepustowość cache L3 w ArrowLake są po prostu okropne. Nawet L1-D 48KB w Zen 5 ma znacznie większą przepustowość. Możnaby to tłumaczyć brakiem AVX512 i HT(SMT) w LionCove, ale czy nie ma to wpływu na wszystkie inne aplikacje/instrukcje? Niestety, wysoka przepustowość pomiędzy SoC Tile i Compute Tile jest hamowana przez wysokie opóźnienia i niską przepustowość L3: Można by pomyśleć że kafelki nie są problemem tylko projekt Compute Tile.

Nie spodziewam się wiele więcej od Intela. Podejrzewam, że NovaLake da IPC wyższe średnio 15-20% (tyle ile oczekiwałem dla Arrow(LionCove)). Jeśli nowe rdzenie P-Core w Nova nie dadzą +15-20% to będzie już tylko równia pochyła. Zen 6 pewnie da więcej.

Dokładnie

https://www.tomshardware.com/pc-components/cpus/intel-panther-lake-samples-with-flagship-18a-node-have-been-powered-on-at-eight-customers-co-ceos-dispel-rumors-regarding-poor-silicon-health#xenforo-comments-3865005 "Próbki procesorów Intel Panther Lake z flagowym węzłem 18A zostały włączone u ośmiu klientów — współprezesi rozwiewają plotki dotyczące złego stanu krzemu"

https://chipsandcheese-com.translate.goog/p/examining-intels-arrow-lake-at-the?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc&_x_tr_hist=true Niestety, LionCove w ArrowLake ma żenująco wysokie opóźnienie i żenująco niską przepustowość pamięci podręcznej, zwłaszcza L3, w porównaniu do Zen5. Chociaż sam rdzeń LionCove ma bardzo wysoki IPC, traci wiele z powodu zepsutego/nisko taktowanego podsystemu pamięci podręcznej i magistrali pierścieniowej: https://chipsandcheese.com/p/lion-cove-intels-p-core-roars Innymi słowy, Zen5 ma niższy wewnętrzny IPC, ale nadrabia to znacznie lepszym podsystemem pamięci podręcznej i magistralą pierścieniową. LionCove ma znacznie wyższy wewnętrzny IPC, ale hamulcem jest znacznie gorszy podsystem pamięci podręcznej i magistrala pierścieniowa. Wygląda na to, że naprawienie problemów z opóźnieniami i przepustowością pamięci podręcznej-magistrali pierścieniowej da sporego kopa LionCove. Zmieniam zdanie na temat samego LionCove. Sam projekt nie jest zły (ma duży potencjał i jest sporo potężniejszy od GoldenCove), ale w swojej końcowej formie/produkcie (ArrowLake) wygląda źle/kiepsko. Jest druga strona medalu, Zen5 ma najlepszy predyktor i pobieranie wstępne co też może mieć a raczej ma duży wpływ na przepustowość.

https://www-techpowerup-com.translate.goog/329613/intel-18a-yields-are-actually-okay-and-the-math-checks-out?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc "Wydajność Intel 18A jest w porządku, a matematyka się zgadza"

Jeśli to prawda to w Intelu jest naprawdę kiepsko.

Gdzieś w sekretnym pomieszczeniu swojego mieszkania pokątnie testuje

4.5 GHz Base Clock to coraz bliżej procesorów AMD/Intel. Ciekawe jakie turbo dla ST.

Witam wszystkich i tych z forum PCLab

Witam wszystkich i tych z forum PCLab