AMDK11

Też w to wątpię. Wysoki wynik SC(SMT) został już wyjaśniony. Powyższy wynik to błąd testu CB podczas przełączania wątków/rdzeni na RaptorLake-S.

Podobno może być to wynik QS/ES Zen6. https://forums-anandtech-com.translate.goog/threads/cinebench-2026.2633409/page-5?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc Zen5(R5 9600X) + DDR5 2x16GB 5600MT ~5.4GHz ST 525p SC(SMT) 719p Oczywiście wyższe modele Zen5 np R9 9950X mają wyższe taktowanie ST/SC ~5.7GHz(+5.5%). ?Zen6 QS/ES? SC(SMT) 1072p(+49%!!!) Na forum AnandTech dla ST obliczają ~800p(+52%), jeśli zachować proporcje ST do SC(SMT) Zen5. Edit: Jeśli to nie NovaLake z SMT(HT) i jeśli to nie Zen5 na ciekłym azocie, a faktycznie QS/ES Zen6 to wynik jest niesamowity. Mike Clark(Szczególnie ostatnie zdanie):

Ma to do tego, że AMD nazywa współbieżną wielowątkowość skrótem używanym w branży od momentu powstania koncepcji SMT. To właśnie Intel wymyślił swoją marketingową nazwę na swoją implementację SMT. I to, że Intel wcale nie był pierwszy.

AMD po prostu nie nadało swojej implementacji SMT własnej nazwy marketingowej. Więc czy to Intel HHT, czy AMD SMT, oba są implementacjami SMT (Simultaneous Multithreading). Pamiętam, że w czasach Athlona 64 panowało zamieszanie, ponieważ Intel miał Hyper Threading, a AMD Hyper Transport (linie komunikacyjne między rdzeniami i z chipsetem) i niektórzy uważali, że obie technologie to to samo.

Chyba że będą to wątki a nie ilość rdzeni XD

@Kyle HT to Intelowska, marketingowa nazwa SMT.

Zobaczysz że HT wróci. LionCove to nowa baza i całkowicie inne podejście dla Intela więc nie ryzykował wdrażania HT za pierwszym podejściem. Lip Bu Tan powiedział jasno że odejście od HT(SMT) było błędem i zamierza przywrócić.

@janek25 Ponieważ GoldenCove/RaptorCove ma współdzielony (zunifikowany) harmonogram i porty wykonawcze dla ALU i FP (3xALU/FP + 2ALU). Zen4 ma osobny harmonogram i porty wykonawcze dla ALU i osobny dla FP. Intel zawsze (do czasu RedwoodCove) stosował implementację zunifikowanego harmonogramu ALU/FP, a Zen zawsze stosował dedykowane harmonogramy. LionCove jest pierwszą mikroarchitekturą w historii Intela, która wprowadza dedykowane harmonogramy dla ALU i osobny dla FP. Uważam, że jest to istotne zarówno w obciążeniach mieszanych, jak i SMT. I główny powód dla którego nie ma HT w LionCove a wróci prędzej czy później Tym bardziej że jednostki FP na tych samych portach wykonawczych co jednostki ALU pozwalają na użycie tylko FP lub tylko ALU w każdym cyklu. Więc nic zaskakującego w tym że wyłączenie SMT(HT) na RaptorCove daje więcej niż wyłączenie SMT na Zen. Zen5 ma jeszcze więcej zasobów(względem Zen4) z których pożytek robi SMT. EDIT: Średnia wzrostu IPC dla SMT(Zysk z włączonego SMT względem wyłączonego SMT): Zen4 +13% Zen5 +18%

Jeśli już, to 9600X (Zen5), bo 7500f to Zen4 W grach bez x3D nie różnią się zbytnio, ponieważ wąskim gardłem jest konstrukcja chipletów (R 9000 i U 200). Po prostu piszę to, czego dowiedziałem się z analizy obu mikroarchitektur (Zen5 i LionCove)

@Kartofel Owszem. Uprościłem i trochę ogólnikowo napisałem ale mniej więcej sens zachowany, nie zagłębiając się zbytnio w szczegóły.

Up@ Nie do końca. Widać, jak Zen5, dzięki SMT, wyciska z szerokości rdzenia tyle, ile się da. LionCove, z powodu braku SMT, nie wyciska z rdzenia tyle, ile mógłby. Zen5 ma 2 klastry dekoderów (2x 4-Wide (łącznie 8-Wide, głównie dla SMT)), a w ST, poza rzadkimi przypadkami, może działać tylko na jednym klastrze dekoderów (4-Wide - tyle ile ma Zen4(4-Wide)). Jest to świadomy wybór AMD(Złożoność logiki(llość tranzystorów) a także energooszczędność), ponieważ głównym źródłem instrukcji nowoczesnej architektury x86 (zwłaszcza Zen) jest pamięć podręczna mikroinstrukcji(op cache 12-Wide dla ST), a dekoder pełni rolę uzupełniającą i wspomagającą. Zen5, jak podkreśla AMD, stanowi nowy fundament dla przyszłych rozwiązań (Zen6, Zen7 itd.). Zen6 w dużej mierze (spekuluje się) wykorzystuje dekodery 2x4-Wide dla ST i op cache 16-Wide. Zen5 to 6ALU + 4AGU(Zen4 4ALU + 3AGU) więc SMT ma większe pole do popisu. EDIT: Aby w pełni zoptymalizować poszerzony i od nowa zaprojektowany Zen5, AMD poszło na kompromis i podzieliło projekt na dwa etapy: Zen5(duża rozbudowa z częściową optymalizacją) i Zen6(częściowa rozbudowa z dużą optymalizacją). Na przykład, niektóre instrukcje (w tym wektorowe FP) przeszły z jednocyklowego na dwucyklowe opóźnienie w porównaniu z Zen4. AMD przypisuje to dużej złożoności, którą musiano zredukować w nowym rdzeniu Zen5. Zen6 ma to naprawić. W Zen5 skupiono się jednak przede wszystkim na agresywnej optymalizacji pamięci podręcznych L1, L2 i L3 z bardzo niskimi opóźnieniami i ogromną przepustowością, a być może przede wszystkim na ciągłym dostarczaniu strumienia instrukcji, co oznacza nowy, stosunkowo potężny predyktor (m.in BPU + BTB) który przewiduje dwie na przód, bardzo długie i skomplikowane wzorce rozgałęzień. LionCove przewiduje tylko 1, dość krótkie i mniej złożone wzorce rozgałęzień co jest częściowo powodem kiepskiej przepustowości L3 i musem implementacji dużego L2 oraz awaryjnego L1.5-D. Wygląda na to, że priorytetem Intela w LionCove była rozbudowa rdzenia (pojedynczy dekoder 8-Wide) i buforów. Predyktorem i pamięcią podręczną zajmiemy się innym razem. LionCove zmaga się z większą liczbą pustych cykli podczas oczekiwania na instrukcje (spowodowanych m.in. BPU + pamięcią podręczną), dlatego zastosowano w nim 192 KB awaryjnej pamięci podręcznej L1.5-D.

Właśnie testowałem nowego Cinebench 2026: R5 9600X (ST ~5.4 GHz) RAM 5600MT 2x16GB(32GB) Single Thread: 525p Single Core (SMT): 719p (+37%)! AMD podkreśla że SMT w Zen4 i Zen5 zajmuje 5% logiki(tranzystorów) rdzenia U9 285K (ST ~5.7 GHz) Single Thread: 602p (Zen5 SMT +19%!)(LionCove ST +14.6% względem Zen5 ST(SMT OFF)) W CB 26 rdzeń Zen5 ma o ponad 20% wyższy IPC niż LionCove

Spekulacja jakie ulepszenia może wprowadzić Zen6 z forum Anandtech: https://forums-anandtech-com.translate.goog/threads/zen-6-speculation-thread.2619444/page-322?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc Wygląda na to że Zen6 powraca do rozproszonego harmonogramu Integer(podobnego do Zen4) zamiast zunifikowanego(dla 6 ALU) w Zen5.

A tam się ładnie temat rozkręcił: https://forums-anandtech-com.translate.goog/threads/zen-6-speculation-thread.2619444/page-307?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc I testy z Phoronix

@Kadajo Ja to samo mogę powiedzieć, choć mam póki co "nędznego" 9600X z RTX5070

Mobilny Zen5 w porównaniu do pełnej wersji (GraniteRidge), oprócz obcięcia ścieżek 512-bitowych do 256-bitowych, potrzebuje więcej cykli dla FADD(3 cykle zamiast 2 cykli) i ma mniejszy PRF. https://www-numberworld-org.translate.goog/blogs/2024_8_7_zen5_avx512_teardown/?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc

Temu nie przeczę, ale pisanie, że AM5 względem LGA1700, nie jest przyszłościowe tylko w kontekście 14600 i budżetowców na AM5 to delikatnie mówiąc naginanie rzeczywistości

Nic nie deklasuje. Chyba że masz na myśli platformę LGA1851 i budżetowe procesory na AM5 z 6-8 rdzeniami/12-16 wątkami 14600K to 6+8 rdzeni/20 wątków. Na AM5 poza Zen5, w przyszłym roku dojdzie Zen6

@Wu70 To są główne cele Zen6 i Zen7. Będzie więcej zmian i ulepszeń w rdzeniu niż tylko te, o których wspomniano. Podano podsumowanie, aby nie ujawniać szczegółów na wczesnym etapie, ale widać też wyraźnie, że firma intensywnie inwestuje w HPC i AI.

Najciekawszą architekturą pod względem zmian jest Zen5 jako „nowy fundament”. Kolejne generacje będą rozwijać i optymalizować tę bazę do wyższych generacyjnych poziomów. Chodzi mi głównie o to, że każda architektura ma charakter przejściowy, a kolejna będzie coraz ciekawsza. To jak gonienie za królikiem bez końca. Cieszmy się tym, co mamy teraz i cierpliwie czekajmy (to bardzo trudne) na kolejne generacje

Zgodnie z tym slajdem, część wektorowa (w tym AVX512) w Zen6 otrzyma więcej potoków wykonawczych. Jednostka FPU Zen5 ma cztery potoki FP-Vec + dwa potoki LOAD/STORE. Podano więcej szczegółów dla Zen4 i Zen5, ponieważ są dostępne od wielu miesięcy. Nie ujawniono jeszcze szczegółów dla Zen6 i Zen7 poza głównymi celami. Jestem pewny, że Zen6 otrzyma między innymi większy ROB (ponad 500(?)wpisów), 5-6 jednostek AGU, większe schedulery Integer, większą pamięć mikrooperacyji (Op cache) o pojemności 7-8K wpisów, większy blok BTB(bufory predykcji) i ulepszony BPU(predyktor), dalsze optymalizacje podsystemu pamięci podręcznej itd.

Podali tylko główne zmiany dla Zen6 i Zen7. W przyszłym roku będzie więcej szczegółów mikroarchitektury rdzenia Zen6.

Nie pomaga w szybkości-opóźnieniach, wymianie danych i synchronizacji pomiędzy rdzeniami LionCove.

LionCove też nie ma AVX512(o ile jest fizycznie w strukturze rdzeni, został wyłączony). Nawet zaniżyłem przepustowość L3 Zen5 w trybie ST bo podałem 153GB/s zamiast 173GB/s. W tym przypadku(Test ST) Ryzen 5000(Zen3) też nie ma AVX512 a Zen4(Ryzen 7000) wykonuje AVX512 za pomocą 2x256 bit więc wątpię by tutaj AVX512 Zen5(2x512 bit) miał jakikolwiek wpływ na wynik: Tak jak wcześniej napisałem, zanim rdzenie pobiorą dane muszą najpierw zostać załadowane do L3 z RAM. Zgadnij która architektura ma szybszą wymianę danych, synchronizację i pobieranie z/w L3?