AMD ZEN 6 (Olympic Ridge) - wątek zbiorczy

[Phoenix. 4 979]

https://videocardz.com/newz/amd-presents-new-zen-cpu-roadmap-confirms-zen-7-with-new-matrix-engine

[Spychcio 810]

ZEN6 X3D to pewnie Q1 2027r.

[AMDK11 35]

Podali tylko główne zmiany dla Zen6 i Zen7. W przyszłym roku będzie więcej szczegółów mikroarchitektury rdzenia Zen6.

Edytowane 12 Listopada przez AMDK11

[Phoenix. 4 979]

8 godzin temu, Spychcio napisał(a):

ZEN6 X3D to pewnie Q1 2027r.

raczej na premiere Nova lake czyli pazdziernik/listopad 2026, a Zen6 tak jak wczesniejsze archi bez 3D wcyhodzily wiosna. No ale fianlnie moze sie wszystko zmienic.

[galakty 3 564]

Hmmmm ciekawe jak taki odpowiednik 9600 będzie się prezentował, do tej pory te bez X3D w sumie równały się do poprzednich X3D. 

[VRman 2 793]

RównałY?

 

Gdzie jest 9xxx równający 7800X3D, bo chyba przegapiłem

 

Raz tak się złożyło z 5800X3D ~ 7600/7700, ale to nie reguła. Na wydajność 9800X3D w Zen 6 bez v-cache moim zdaniem nie ma najmniejszych szans. 

 

 

[Phoenix. 4 979]

41 minut temu, galakty napisał(a):

Hmmmm ciekawe jak taki odpowiednik 9600 będzie się prezentował, do tej pory te bez X3D w sumie równały się do poprzednich X3D. 

Zmian ma być dużo i kluczowe to opóźnienia więc wdg mnie to będzie najciekawsza generacja pod względem zmian w architekturze. Tak gdzi IPC i opóźnienia mają przewagę tak będzie napewno dobrze. 

[AMDK11 35]

Zgodnie z tym slajdem, część wektorowa (w tym AVX512) w Zen6 otrzyma więcej potoków wykonawczych. Jednostka FPU Zen5 ma cztery potoki FP-Vec + dwa potoki LOAD/STORE.

 

Podano więcej szczegółów dla Zen4 i Zen5, ponieważ są dostępne od wielu miesięcy. Nie ujawniono jeszcze szczegółów dla Zen6 i Zen7 poza głównymi celami.

 

Jestem pewny, że Zen6 otrzyma między innymi większy ROB (ponad 500(?)wpisów), 5-6 jednostek AGU, większe schedulery Integer, większą pamięć mikrooperacyji (Op cache) o pojemności 7-8K wpisów, większy blok BTB(bufory predykcji) i ulepszony BPU(predyktor), dalsze optymalizacje podsystemu pamięci podręcznej itd.

Edytowane 12 Listopada przez AMDK11

[AMDK11 35]

 

10 godzin temu, Phoenix. napisał(a):

Zmian ma być dużo i kluczowe to opóźnienia więc wdg mnie to będzie najciekawsza generacja pod względem zmian w architekturze. Tak gdzi IPC i opóźnienia mają przewagę tak będzie napewno dobrze. 

Najciekawszą architekturą pod względem zmian jest Zen5 jako „nowy fundament”. Kolejne generacje będą rozwijać i optymalizować tę bazę do wyższych generacyjnych poziomów.

 

Chodzi mi głównie o to, że każda architektura ma charakter przejściowy, a kolejna będzie coraz ciekawsza. To jak gonienie za królikiem bez końca. Cieszmy się tym, co mamy teraz i cierpliwie czekajmy (to bardzo trudne) na kolejne generacje 

Edytowane 12 Listopada przez AMDK11

[Wu70 747]

Widzę że 7c zniknął i tak samo jak Intel unifikują rdzenie?

 

Ciekawe te jednostki Matrix Engine, rdzeń będzie rósł pod AI kosztem NPU?

Jedno jest pewne, GPU i CPU będą w najbliższych latach optymalizowane tylko pod AI, jeśli to się przełoży na mniejsze opóźnienia to mamy farta i coś tam w grach zyskamy.

[AMDK11 35]

@Wu70

To są główne cele Zen6 i Zen7. Będzie więcej zmian i ulepszeń w rdzeniu niż tylko te, o których wspomniano. Podano podsumowanie, aby nie ujawniać szczegółów na wczesnym etapie, ale widać też wyraźnie, że firma intensywnie inwestuje w HPC i AI.

Edytowane 13 Listopada przez AMDK11

[Phoenix. 4 979]

offtop: 

 

https://wccftech.com/amd-next-gen-zen-6-cpus-over-70-percent-performance-efficiency-improvement/

The TSMC 2nm process technology transitions from FinFET to Nanosheet transistors (GAA), and offers 10-15% higher performance at the same power, 25-30% lower power consumption at the same performance, and up to 15% higher transistor density.

[VRman 2 793]

Czyli albo to nie N2X,  co bardziej prawdopodobne, albo pierwsza wersja GAA jest kulawa i oczekiwany potężny (jak na obecne czasy) skok rozłożono i te obiecywane +30-40% to dopiero w następnym A14.

 

Może to lepiej. Za 4 lata może bańka AI pęknie, może pamięci stanieją, może się pojawi w końcu następca 4090tki od Nvidii.

[zlotnik 58]

W dniu 12.11.2025 o 10:24, galakty napisał(a):

Hmmmm ciekawe jak taki odpowiednik 9600 będzie się prezentował, do tej pory te bez X3D w sumie równały się do poprzednich X3D. 

gdzie 7800x3d jest równy 9700x ? 

[tomcug 2 553]

W grach. I nie równy, tylko jest szybszy.

[AMDK11 35]

[Zas 324]

9700X równy 7800X3D?  Jak szukałem info przed zakupem, to mimo wszystko X3D wypadał lepiej... fakt, może czasem była to niewielka różnica, ale jednak była - pomijając tytuły, które z tych czy innych względów zyskują ogromnie na dużym cache, bo tam X3D potrafią odskoczyć niewspółmienie do średniej.

[Send1N 4 567]

Oczywiście że nie, 7800x3d jest lepszym cpu do gier, pewnie pijesz do tego co tam było pisane i cytowane wyżej miesiąc temu  nowsza generacja  owszem równała się w grach do x3d poprzedniej gen ale to w przypadku ZEN3 X3D - ZEN4 bez 3d cache, w przypadli ZEN4 x3d vs ZEN5 już taka sytuacja nie miała miejsca 

Edytowane wczoraj o 17:52 przez Send1N

[AMDK11 35]

Spekulacja jakie ulepszenia może wprowadzić Zen6 z forum Anandtech: 

https://forums-anandtech-com.translate.goog/threads/zen-6-speculation-thread.2619444/page-322?_x_tr_sl=en&_x_tr_tl=pl&_x_tr_hl=pl&_x_tr_pto=sc

Cytat

No cóż... będę spekulować...

Oto moja spekulacja na temat tego, co Zen 6 może zmienić w porównaniu do Zen 5, przy czym 12-rdzeniowy CCD jest w centrum uwagi dla spekulacji na temat połączeń L3 i CCD <-> IOD...

- Zaczynając od front-endu, to właśnie tutaj Zen 5 miał, przynajmniej w przypadku niewielkiej liczby gier, najwięcej wąskich gardeł, co jest zaskakujące... zwykle widać, że rdzeń jest ograniczony pamięcią, ale Zen 5 jest o wiele bardziej ograniczony front-endem w porównaniu do innych rdzeni...

- Zen 5 zmaga się bardziej z opóźnieniem front-endu niż czymkolwiek innym, co można złagodzić na kilka sposobów, a najprostszym sposobem jest powiększenie L1i... jeśli AMD zdecyduje się nie powiększać L1i, może ulepszyć wstępne pobieranie instrukcji, aby móc agresywniej pobierać dane do L1i w Zen 6 w celu zmniejszenia efektywnego opóźnienia, może również powiększyć iTLB, aby w ten sposób zmniejszyć opóźnienie, chociaż podejrzewam, że mogłoby to prowadzić do malejących korzyści...

- Zen 5 jest również ograniczony przepustowością front-endu, co potencjalnie wskazuje na to, że AMD sprawia, że pojedynczy wątek może używać obu klastrów dekodowania w tym samym czasie, jeśli nie z innego powodu niż poprawa przepustowości z L2 do L1i... mogą również poprawić zachowanie pamięci podręcznej operacji, umożliwiając Zen 6 dostarczanie 2x8 instrukcji na cykl zamiast 2x6 instrukcji na cykl, jak to robi obecnie Zen 5...

- Przechodząc do Branch Predictor, nie spodziewam się, że wiele się tu zmieni... Zen 5 miał już niesamowicie dobry branch predictor, więc podejrzewam, że w Zen 6 mogą zwiększyć rozmiary niektórych struktur w BPU i ewentualnie sprawić, że stos powrotny będzie miał mniejsze opóźnienie...

- Przechodząc do wysyłki i zmiany nazwy, nie spodziewam się, że to się zmieni i że Zen 6 pozostanie przy 8 operacjach na cykl w ROB...

- Mówiąc o ROB, spodziewam się, że stanie się on trochę większy, IMO 512 wpisów lub coś w tym stylu, a szerokość wycofania wzrośnie z 8 na cykl do 12 lub 16 na cykl lub usunięcie ograniczeń na liczbę określonych instrukcji, które kolejka wycofań może wycofać na cykl...

- Patrząc na stronę całkowitą rdzenia, spodziewam się, że plik rejestru fizycznego liczb całkowitych odnotuje wzrost o co najmniej 64 wpisy, jeśli nie więcej, do ponad 300 wpisów, i spodziewam się, że harmonogram ALU nieco wzrośnie, być może do 96 wpisów, a może więcej, ale nie spodziewam się, aby wiele zmieniło się pod względem portu lub układu ALU, jeśli w ogóle...

- Naprawdę wątpię, aby wiele, jeśli w ogóle cokolwiek, zmieniło się po stronie wektorowej rdzenia, poza nowymi instrukcjami AVX512 i pozbyciem się zagrożenia 2 cykli w Zen 5, które sprawiło, że zasadniczo wszystkie instrukcje jednocyklowe po stronie wektorowej stały się 2 cyklami, czyli Zen 6 sprawi, że instrukcje te znów staną się jednym cyklem...

- Teraz, jeśli chodzi o pamięć rdzenia, nie zdziwiłbym się, gdyby AMD zdecydowało się przejść z konfiguracji 4 AGU, z których 2 mogą wykonywać zarówno ładowanie, jak i przechowywanie, a 2 mogą wykonywać tylko ładowanie w Zen 5, co ogranicza do 4 operacji pamięci na cykl, do konfiguracji 6 AGU z 4 AGU ładowania i 2 AGU przechowywania, tak aby Zen 6 mógł wykonywać 6 operacji pamięci na cykl, a także powiększyć harmonogram pamięci lub ewentualnie dodać kolejkę nieplanowaną z przodu, tak jak w przypadku strony wektorowej...

- Zarówno w przypadku kolejek ładowania, jak i przechowywania nie oczekuję dużych zmian w Zen 6...

- Spodziewam się, że oba TLB danych zostaną powiększone, AMD robiło to w każdej generacji i szczerze mówiąc, nie zdziwiłbym się, gdyby L2 dTLB zwiększyło się z 4K do 5-6K wpisów lub coś w tym stylu, a także spodziewam się, że bufory braku pamięci podręcznej również będą większe, aby lepiej absorbować opóźnienia pamięci podręcznej i pamięci...

- Przechodząc do L2, również nie spodziewam się, że AMD sprawi, że L2 większy, ale spodziewam się, że poprawią zachowanie przepustowości L2 -> L1d, ponieważ chociaż wynosi ona 64 B na cykl, nie jest ona konsekwentnie 64 B na cykl i jest bliższa 32 B na cykl, jeśli wykonujesz tylko odczyty...

- W przypadku L3 spodziewam się, że AMD pozostanie przy tej samej siatce połączeń, jaką ma Zen 5, tylko z większą liczbą przystanków, aby pomieścić 12-rdzeniowe CCD, co oznacza, że każdy CCD będzie teraz miał 48 MB pamięci podręcznej L3... prawdopodobnie zwiększy to opóźnienie L3, ale o ile... nie wiem... myślę, że gdzieś pomiędzy 4 a 8 cyklami wydaje się prawdopodobne dla opóźnienia L3 wynoszącego około 50 do 54 cykli... Jeśli chodzi o nową matrycę V-Cache, spodziewam się, że wzrośnie ona o 50% do 96 MB równolegle z 50% wzrostem pamięci podręcznej L3 nowego 12-rdzeniowego CCD...

- W przypadku nowego połączenia CCD z IOD... nie zdziwiłbym się, gdyby przeszli na ścieżkę odczytu 64 B na cykl i 32B na cykl ścieżki zapisu na CCD, więc podwójny układ CCD będzie mógł wykonać 128B odczytów na cykl i 64B zapisów na cykl, aby lepiej wykorzystać wyższą częstotliwość DDR5, którą widzimy na rynku... jeśli chodzi o prędkość zegara struktury... spodziewam się, że będzie to około 2GHz lub więcej, co obecnie Zen 5, chociaż może to również wzrosnąć... co oznacza, że pojedynczy układ CCD będzie w stanie obsłużyć odczyty około 128 GB/s i zapisy do pamięci 64 GB/s, zakładając 2GHz, a konfiguracja z dwoma układami CCD będzie w stanie obsłużyć zapisy do pamięci 256 GB/s i 128 GB/s...

Więc spodziewam się, że Zen 6 będzie ewolucją rdzenia Zen 5 z pewnym poszerzeniem rdzenia i naprawieniem słabych punktów w odniesieniu do opóźnień i przepustowości front-endu oraz zagrożenia wektorowego, przy czym największe ulepszenia będą miały miejsce w pamięci podręcznej L3 i podsystemie pamięci wraz z nowymi instrukcjami AVX512... ale znowu, to tylko moje spekulacja... całkiem możliwe, że zupełnie się mylę...

 

Wygląda na to że Zen6 powraca do rozproszonego harmonogramu Integer(podobnego do Zen4) zamiast zunifikowanego(dla 6 ALU) w Zen5.

 

 

 

 

Edytowane 3 godziny temu przez AMDK11

[Phoenix. 4 979]

https://www.techpowerup.com/344208/amd-zen-6-gets-official-software-enablement-ahead-of-the-launch